賽靈思RFSoC正式發貨，模擬公司迎來新對手

為加速5G企業大規模MIMO 5G 無線電和毫米波無線回程的部署, 今年2月，賽靈思(Xilinx)宣布推出首款採用RF級模擬技術的All Programmable RFSoC, 實現技術上顛覆性的突破。8個月後，Xilinx公司通信業務主管總監Gilles Garcia在北京宣布，其Zynq UltraScale+ RFSoC系列正式開始發貨，支持該器件的Vivado設計套件早期試用計劃也已啟動。

該系列是一個將RF信號鏈集成在單晶元SoC中的突破性架構，致力於實現5G無線、有線 Remote-PHY及其它應用。基於16nm UltraScale+ MPSoC架構的RFSoC在單晶元上集成了RF數據轉換器，據稱可將系統功耗和封裝尺寸減少最高達50%-70%，而且其軟判決前向糾錯(SD-FEC)內核可滿足5G和DOCSIS 3.1標準要求

「與今年2月的預發布不同，那時推出的只是測試晶元，用來幫助客戶做一些DAC/ADC的預集成工作。現在上市的是集成後的晶元，還同時增加了SD-FEC功能，以及對有線接入標準DOCSIS3.1、衛星通信等應用的支持。」Gilles Garcia認為未來RFSoC的應用會非常廣泛，不僅僅是當前所有需要使用DAC/ADC的應用都可能成為RFSoC的目標市場，諸如無線應用的機器學習或者光纖領域, 跨越Massive-MIMO遠端射頻單元、毫米波移動回程、5G基帶、固定無線訪問、有線Remote-PHY節點、測試測量、衛星通信等高性能RF應用。因此，此次供應給客戶的不是一款RFSoC 產品，而是一個完整的產品系列。

JESD204B協議和IF採樣面臨淘汰

Zynq RFSoC將RF數據轉換器、SD-FEC內核以及高性能16nm UltraScale+可編程邏輯和ARM多處理系統集成在一起打造出了一個全面的模數信號鏈。主要包括：8個4GSPS或16個2GSPS 12位ADC、8-16個6.4GSPS 14位DAC、四核Cortex-A53和雙核Cortex-R5、16nm UltraScale+可編程邏輯配有集成Nx100G內核、以及多達930,000個邏輯單元和超過4,200個DSP Slice。

從RF前端到數字前端的信號處理集成

傳統設計中，射頻-數字信號調節與處理通常分派給不同的獨立子系統中，JESD204B協議和IF(中頻)採樣技術也由此應運而生。以JESD204B協議為例，其開發初衷在於解決以高效率且經濟省錢的方式互連最新寬頻數據轉換器與其他系統IC的問題，通過採用可調整高速串列介面，對介面進行標準化，降低數據轉換器與其他設備(如FPGA和SoC)之間的數字輸入/輸出數量，用以取代傳統CMOS/LVDS介面。

但在Gilles Garcia看來，5G時代，如果沒有系統級的突破，5倍帶寬、100倍用戶數據速率、1000倍網路容量等在內的5G要求均無法實現。因為對高通道數的系統來說，「與大量分立式轉換器建立連接仍然是個不小的I/O挑戰。」如果能夠通過集成減少組件，不但能大幅降低功耗和封裝尺寸，更能夠明顯簡化系統設計。

因此，通過集成分立式RF數據轉換器和信號鏈優化技術，不僅使得Massive-MIMO 的遠端射頻單元、無線回程和固定無線訪問可實現高信道密度，而且還能將功耗和封裝尺寸減小50%-75%。在5G基帶應用中，多個集成SD-FEC 內核相對於軟核實現方案而言，可將系統吞吐量提升10-20倍，並可滿足嚴格的功耗和散熱要求。

信號鏈路的集成與優化

而直接RF採樣，也就是能夠直接對抵達的信號進行採樣的能力，無需先向下轉換到中頻 (IF)，能為RF設計人員提供更高的靈活性。直接對信號進行數字化，再用DSP技術進行信號調節，這能提高數字域的性能和可編程性，對先進的16nm FinFET工藝而言尤其有利。此前，直接採樣技術的採用推廣速度比較慢，主要是由於經濟和能效低下使然。

「不過，現在直接採樣還沒有得到非常廣泛的應用，還不能說傳統的中頻處理系統就過時了，包括之前提到的JESD204B協議也是一樣。我們要做的事情，就是努力做好集成，簡化系統設計，降低功耗和成本，更好的為5G系統服務。」Gilles Garcia說。

實現從前傳到回程的完整5G架構

在2月份的宣布當中，賽靈思著重介紹了RFSoC在遠程無線電頭端以及無線回程方面的應用。此番，賽靈思又向前邁進了一步，將其完全拓展到基帶業務上，從而實現了從前傳到回程的完整5G架構。

從前傳到回程的完整5G架構

基帶單元是負責無線接入網(RAN)中計算強度最大的工作負載之一。為進一步提高成本效率，確保能夠集中管理不同的無線電站點，4G/LTE網路中的基帶單元通常在中央局池化，同時無線電與天線陣列共址。在基帶卡中，FPGA、DSP、ASIC和GPU共同承擔工作負載。不過，隨著電信級帶寬提升，載波匯聚，以及波束形成需要矩陣計算功能，5G基帶所需的硬體並行功能已經超出了目前4G/LTE的水平。

在賽靈思提供的背景資料介紹中，對可部署基帶卡的海量吞吐量來說，製造商可將計算強度最大的任務(L1 PHY加速和卸載)交給Zynq UltraScale+ RFSoC完成，這種工作負載此前由DSP或ASIC完成。考慮到帶寬要求、大量天線路徑、靈活的數字學要求(波形參數化)和頻譜效率LDPC吞吐量要求，5G中的L1加速計算強度比4G-LTE更高。

此外，不光是要提供吞吐量，SD-FEC的靈活性可支持5G最新3GPP版中指定的LDPC編碼方案，能用用戶自定義編碼幫助廠商實現差異化。Tubo解碼在5G逐漸部署情況下能提供4G LTE-Advanced和4G LTE-Advanced Pro支持。簡而言之，就無線而言，SD-FEC結合軟核的靈活性和ASIC的高性能。製造商能隨著3GPP標準不斷發展演進，並用RFSoC解決方案探索專有LDPC編碼實現差異化。

為多樣化5G需求提供豐富的器件組合

推動有線運營商實現分散式接入架構

在DOCSIS3.1情形下，有線運營商希望實現10倍的吞吐量，這個需求遠遠超過了當前集中式處理系統的容量。為了實現這樣的目標，相關組織提出了分散式接入架構(DAA)，即把DOCSIS 3.x PHY功能從集中頭端設備轉移到靠近消費者的Remote-PHY節點。通過用無所不在的乙太網傳輸取代低效的模擬光傳輸，從而實現網路的容量、規模和性能的大幅提升。

Gilles Garcia解釋說，R-PHY是多樣化配置的複雜系統，由於在DAA架構中，前端設備支持的節點較多，因此需要高功率效率。而通過RF集成和支持LDPC FEC的信號鏈，RFSoC能確保靈活的R-PHY部署，從而可滿足DOCSIS3.1 更高的頻譜效率要求。賽靈思提供的數據顯示，與傳統FPGA/ASSP實現方案相比，採用Zynq UltraScale+ RFSoC的Remote-PHY設備(RPD)可將功耗和佔位面積銳減30%至50%。這一降幅的實現途徑是整合數據轉換器，並提供各種服務可擴展靈活開通以及所支持用戶的數量。

此外，硬化SD-FEC還可進一步提高功率效率。其LDPC支持是DOCSIS 3.1的重要要求，對整個同軸電纜上的頻譜效率要求至關重要。相比之下，軟LDPC核不僅將需要多設備實現方案，而且還將浪費能夠用來實現差異化的可編程邏輯。

喜歡這篇文章嗎？立刻分享出去讓更多人知道吧！