南京大學余林蔚、徐駿課題組 在藍寶石襯底上異質外延SoS硅納米線直寫技術及器件應用新突破

在異質襯底上外延生長晶硅薄膜層是高性能空間電子、面向移動通訊和微波電子器件的關鍵核心技術。同時，基於絕緣襯底上的高品質晶硅薄層（即 silicon-on-insulator,SOI 結構）可以大幅降低高速電子器件中電路與襯底之間的寄生電容，從而獲得更高的操作速度和更低的功耗。另外，使用絕緣的襯底還能直接省略傳統 CMOS 器件中的隔離區，從而大大提高器件的集成度。基於以上考慮，在R-plane藍寶石襯底上生長晶硅外延層（即 silicon-on-sapphire，SoS）技術，一直以來，在各種極端高性能條件下的電子器件以及高功率通訊領域具有非常重要的應用。然而，傳統的 SoS 製備工藝需要高溫（>900oC）的 CVD 澱積和退火再晶化工藝。由於晶硅和藍寶石襯底之間具有較大的熱膨脹係數適配（晶硅的僅為藍寶石的二分之一），高溫製備工藝後的冷卻過程中會引入大量的晶格缺陷，從而嚴重地限制了 SoS 的大規模可靠製備。由於大多數 SoS 電子器件，以及基於 SoS 製備的近-中紅外光波導等，最終需要的僅僅是准一維硅納米溝道結構，所以從工藝流程的角度看，也需要研發一種「一步到位」的納米線溝道直寫技術，從而規避受應力和晶格適配限制制約的傳統「平面-刻蝕-納米溝道」 SoS 技術工藝挑戰。

為了尋求新的突破思路解決以上限制 SoS 器件應用的關鍵問題，南京大學電子科學與工程學院余林蔚教授、徐駿教授課題組，首次提出並展示了一種在 R-plane 藍寶石襯底上直接低溫異質外延生長自定向排列的晶硅納米線技術。利用實驗室自主創新的平面納米線生長手段，僅需要在350oC 左右的工藝溫度條件下，就可以在藍寶石襯底上實現晶硅納米線的定向生長。還進一步研究了其中本徵的晶格適配對納米線生長方向，應力和晶格質量的影響，首次揭示了其中十分新穎的「底面成核-側向融合」生長模式，並提出了一套較為完善的平面納米線異質外延生長的動力學模型。最後，基於絕緣襯底上的異質外延納米線溝道製備並驗證了其在高遷移率 SoS-FET 器件。值得一提的是，此項異質外延晶硅納米線溝道的技術突破不僅大大降低了 SoS 製備中的溫度和工藝複雜程度，更預示著一種金屬液滴輔助下可控自組織 SoS 納米線直寫技術的全新思路和方案。這為發展未來高性能、極端性能大規模通訊電子器件奠定了一個核心技術基礎。

本項研究成果論文，HeteroepitaxialWriting of Silicon-on-Sapphire Nanowires（異質外延 SoS 直寫納米線）發表在Nano Letters之上（論文信息見文末）。論文的第一作者為博士生許明坤同學，通訊作者是南京大學余林蔚教授和徐駿教授。相關工作得到了電子科學與工程學院的施毅教授、陳坤基教授以及法國巴黎綜合理工/CNRS，LPICM 實驗室 PereRoca i Cabarrocas 教授的大力支持。該項研究工作受到「青年千人計劃」，國家基礎研究「973」課題，國家自然科學基金，江蘇傑出青年基金，江蘇省自然科學基金，雙創人才計劃和江蘇省「333」高層次人才培養工程項目的資助。

相關鏈接：http://pubs.acs.org/doi/abs/10.1021/acs.nanolett.6b02004

相關論文信息

題目Heteroepitaxial Writing of Silicon-on-Sapphire Nanowires

作者Mingkun Xu, Zhaoguo Xue, Jimmy Wang, Yaolong Zhao, Yao Duan, Guangyao Zhu, Linwei Yu, Jun Xu, Junzhuan Wang, Yi Shi, Kunji Chen, and Pere Roca i Cabarrocas

期刊Nano Lett

DOI: 10.1021/acs.nanolett.6b02004

發表日期 (Web): November 11, 2016

摘要The heteroepitaxial growth of crystal silicon thin films on sapphire, usually referred to as SoS, has been a key technology for high-speed mixed-signal integrated circuits and processors. Here, we report a novel nanoscale SoS heteroepitaxial growth that resembles the in-plane writing of self-aligned silicon nanowires (SiNWs) on R-plane sapphire. During a low-temperature growth at 900 °C, the bottom heterointerface cultivates crystalline Si pyramid seeds within the catalyst droplet, while the vertical SiNW/catalyst interface subsequently threads the seeds into continuous nanowires, producing self-oriented in-plane SiNWs that follow a set of crystallographic directions of the sapphire substrate. Despite the low-temperature fabrication process, the field effect transistors built on the SoS-SiNWs demonstrate a high on/off ratio of >5 × 104 and a peak hole mobility of >50 cm2/V·s. These results indicate the novel potential of deploying in-plane SoS nanowire channels in places that require high-performance nanoelectronics and optoelectronics with a drastically reduced thermal budget and a simplified manufacturing procedure.

鏈接http://pubs.acs.org/doi/abs/10.1021/acs.nanolett.6b02004