瞅瞅你中招沒有，電路設計七大誤區

我們常常會發現，自己想當然的一些規則或道理往往會存在一些差錯。電子工程師在電路設計中也會有這樣的例子。下面是一位工程師總結的七大誤區點。

1

匯流排信號都用電阻拉一下，感覺放心些

大咖點評：信號需要上下拉的原因很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安級，現在的系統常常是地址數據各32位，可能還有244/245隔離後的匯流排及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了。

2

這板子的PCB設計要求不高，就用細一點的線

大咖點評：自動布線必然要佔用更大的PCB面積，同時產生比手動布線多好多倍的過孔，在批量很大的產品中，PCB廠家降價所考慮的因素除了商務因素外，就是線寬和過孔數量，它們分別影響到PCB的成品率和鑽頭的消耗數量，節約了供應商的成本，也就給降價找到了理由。

3

CPU和FPGA的這些不用的I/O口怎麼處理呢?先空著吧

大咖點評：不用的I/O口如果懸空的話，受外界的一點點干擾就可能成為反覆振蕩的輸入信號了，而MOS器件的功耗基本取決於門電路的翻轉次數。如果把它上拉的話，每個引腳也會有微安級的電流，所以最好的辦法是設成輸出(當然外面不能接其它有驅動的信號)

4

這些小晶元的功耗都很低，不用考慮

大咖點評：對於內部不太複雜的晶元功耗是很難確定的，它主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電大概不到1毫安，但它的指標是每個腳可驅動60毫安的負載(如匹配幾十歐姆的電阻)，即滿負荷的功耗最大可達60*16=960mA，當然只是電源電流這麼大，熱量都落到負載身上了。

5

這款FPGA還剩這麼多門用不完，可盡情發揮

大咖點評：FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻轉的觸發器數量是降低FPGA功耗的根本方法。

6

存儲器這麼多控制信號，我只需要用OE和WE信號就可以了，片選就接地 吧，這樣讀操作時數據出來得快多了

大咖點評：大部分存儲器的功耗在片選有效時(不論OE和WE如何)將比片選無效時大100倍以上，所以應儘可能使用CS來控制晶元，並且在滿足其它要求的情況下儘可能縮短片選脈衝的寬度。

7

這些信號怎麼都有過沖啊?只要匹配得好，就可消除了

大咖點評：除了少數特定信號外(如100BASE-T、CML)，都是有過沖的，只要不是很大，並不一定都需要匹配，即使匹配也並非要匹配得最好。象TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，如果也用這麼大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號幅度也將小得不能用，再說一般信號在輸出高電平和輸出低電平時的輸出阻抗並不相同，也沒辦法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可。

編輯：康小筱 有問題加我微信吧。

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