Intel/台積電命根子！FinFET工藝詳解：7nm是物理極限

現在看到手機發布會，很多廠商在介紹處理器的時候總會蹦出「FinFet工藝製造」之類的名詞，那到底什麼是FinFET工藝，到底有什麼優勢讓國際大廠趨之若鷲？

晶體管

FinFET工藝的概念

FinFET稱為鰭式場效應晶體管(Fin Field-Effect Transistor)，是由美籍華人科學家胡正明教授提出的，其中的Fin在構造上與魚鰭非常相似，所以稱為「鰭式」，而FET的全名是「場效電晶體」 。

FinFET是一種新的互補式金屬氧半導體(CMOS)晶體管，源自於傳統標準的晶體管—「場效晶體管」的一項創新設計。

立體式Fin

傳統晶體管結構是平面的，所以只能在閘門的一側控制電路的接通與斷開。但是在FinFET架構中，閘門被設計成類似魚鰭的叉狀3D架構，可於電路的兩側控制電路的接通與斷開。這種叉狀3D架構不僅能改善電路控制和減少漏電流，同時讓晶體管的閘長大幅度縮減。

採用FinFET工藝的第三代酷睿處理器

最早使用FinFET工藝的是英特爾，他們在22納米的第三代酷睿處理器上使用FinFET工藝，隨後各大半導體廠商也開始轉進到FinFET工藝之中，其中包括了台積電16nm、10nm、三星14nm、10nm以及格羅方德的14nm。

不過FinFET工藝的極限是7nm製程，第一代的7nm工藝還將會繼續使用FinFET工藝，但是接下來就需要依賴極紫外光刻機了。

FinFET工藝的製造

前面提到的FinFET可以理解為立體的晶體管，傳統平面的晶體管所採用的是FD-SOI工藝。雖然這幾年的FinFET工藝佔據了大多數人的視線，但是FD-SOI工藝依然非常重要。

如果要是FinFET工藝核FD-SOI達到相同性能，FD-SOI工藝在製造過程中相對簡單，但是SOI基片價格稍貴，而FinFET工藝雖然製造過程更為複雜，但是由於基片價格便宜，讓兩者的實際製造成本相差不大。

前面提到FinFET的製造工藝是非常複雜的，Intel的Mark Bohl在2016年的一個訪談中聊到了FinFET技術，並提到Intel將會繼續使用SADP (Self-Aligned Double Patterning)工藝。

其中的Double Patterning是目前主流的FinFET製造工藝。它的原理就是先pattern一批80nm精度的圖樣，然後再交錯Pattern一批80nm精度的圖樣;在兩次光刻之後，就可以將精度提升到40nm。

英特爾的做法就是先用普通精度的光刻可出一堆「架子」，然後在架子上沉澱一層很薄的硅，再選擇性的使用把多餘的材料弄走，剩下立著的就是超薄的Fin了。準確點來說，這個Fin不是刻出來的，而是長出來的。

FinFET工藝的改良

FinFET工藝實質上就是再原油的基礎上增加了一個柵極，這樣可以讓尺寸很小的晶體管減少漏電。因為大部分的漏電是來自於溝道下方的流通區域，也就是短溝道效應。

那要如何解決掉短溝道效應呢？

就有人開始想：既然電子是在溝道中運動，物理模型需要這片區域來平衡電荷，所以就有了溝道下方的耗盡層。但在短溝道器件裡面，把耗盡層和溝道放在一起，等著漏電流白白地流過去。

FD-SOI工藝

於是IBM研究人員開了一個腦洞：把這部分硅換成絕緣層，這樣溝道就和耗盡層分開了。因為電子來源於兩極，但是兩極和耗盡層之間被絕緣層隔開，這樣除了溝道外，其他地方就不會產生漏電了，這就是SOI工藝。

SOI工藝雖然沒能成為主流，但是依然有很多製造廠在搞，格羅方德和意法半導體就有FD-SOI工藝產品。

英特爾可不這麼想：既然要在將耗盡層的硅換成絕緣的氧化物，拿為什麼還要放一層沒用的硅在下面，直接在氧化層底下弄一個柵極，兩邊夾著溝道，不是更爽？

現在英特爾還「貪心不足」，於是又想了一個改進方法：那就是把硅弄出來，周圍像三明治一樣包裹上絕緣層，外面再放上柵極，就有了FinFET工藝。

FinFET工藝的未來

技術節點是衡量半導體技術的重要標準，但並不是絕對的。台積電也好、三星半導體也罷，最掙錢的並不是最先進的技術工藝，而是相對成熟的技術節點。

對於IC設計廠商來說，成本、性能、需求多方面達到平衡的方案和技術節點是最重要的，企業不是慈善家，它也需要考慮盈利的問題，很多晶元在產品性能足夠的情況下，選擇最合適的製造工藝，可以提升市場競爭力，擴大市場佔有率。

台積電在去年的IEDM上發布7nm技術節點的晶體管樣品，雖然說台積電的7nm工藝在技術節點與英特爾的10nm非常相似，但台積電已經大有趕超英特爾之勢。

7nm製程的FinFET工藝最快要到明年才能面世，7nm也是FinFET工藝的極限，再往下的節點只能看EUV光刻機。

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