非常實用的高頻PCB電路設計70問！

最新 09-01

1、如何選擇PCB 板材？

選擇PCB 板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB 板子(大於 GHz 的頻率)時這材質問題會比較重要。例如，現在常用的 FR-4 材質，在幾個GHz 的頻率時的介質損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。

2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的雜訊干擾。

3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。

4、差分布線方式是如何實現的？

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side(並排, 並肩) 實現的方式較多。

5、對於只有一個輸出端的時鐘信號線，如何實現差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號質量會好些。

7、為何差分對的布線要靠近且平行？

對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

8、如何處理實際布線中的一些理論衝突的問題

基本上, 將模/數地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的迴流電流路徑(returning current path)變太大。

晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain 與 phase 的規範, 而這模擬信號的振蕩規範很容易受到干擾, 即使加 ground guard traces 可能也無法完全隔離干擾。而且離的太遠,地平面上的雜訊也會影響正反饋振蕩電路。所以, 一定要將晶振和晶元的距離進可能靠近。

確實高速布線與 EMI 的要求有很多衝突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規範。所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內層。最後才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。

9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現在較強的布線軟體的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設計者的想法。另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關係。例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

10、關於 test coupon。

test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。

11、在高速 PCB 設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？

一般在空白區域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在 dual strip line 的結構時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？

是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印製板上通過軟體自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？

一般軟體自動產生測試點是否滿足測試需求必須看對加測試點的規範是否符合測試機具的要求。另外，如果走線太密且加測試點的規範比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。

14、添加測試點會不會影響高速信號的質量？

至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當於是加上一個很小的電容在在線，後者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過模擬得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

15、若干 PCB 組成系統，各板之間的地線應如何連接？

各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的介面處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的雜訊。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處製造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

16、能介紹一些國外關於高速 PCB 設計的技術書籍和數據嗎？

現在高速數字電路的應用有通信網路和計算器等相關領域。在通信網路方面，PCB 板的工作頻率已達 GHz 上下，疊層數就我所知有到 40 層之多。計算器相關應用也因為晶元的進步，無論是一般的 PC 或伺服器(Server)，板子上的最高工作頻率也已經達到 400MHz (如 Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 製程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產。

17、兩個常被參考的特性阻抗公式：

微帶線(microstrip) Z=ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是 PCB 板材質的介電常數(dielectric constant)。此公式必須在0.1

帶狀線(stripline) Z=[60/sqrt(Er)]ln 其中，H 為兩參考平面的距離，並且走線位於兩參考平面的中間。此公式必須在 W/H

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如 flux cancellation，抗雜訊(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

19、剛柔板設計是否需要專用設計軟體與規範？國內何處可以承接該類電路板加工？

可以用一般設計 PCB 的軟體來設計柔性電路板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠商生產。由於製造的工藝和一般 PCB 不同，各個廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑(via)有其**。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至於生產的廠商可上網「FPC」當關鍵詞查詢應該可以找到。

20、適當選擇 PCB 與外殼接地的點的原則是什麼？

選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低阻抗的路徑給迴流電流(returning current)及控制此迴流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個電流迴路面積，也就減少電磁輻射。

21、電路板 DEBUG 應從那幾個方面著手？

就數字電路而言，首先先依序確定三件事情： 1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規範。 2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認 reset 信號是否達到規範要求。這些都正常的話，晶元應該要發出第一個周期(cycle)的信號。接下來依照系統運作原理與 bus protocol 來 debug。

22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高 PCB 的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度 PCB 設計中的技巧?

在設計高速高密度 PCB 時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

控制走線特性阻抗的連續與匹配。

走線間距的大小。一般常看到的間距為兩倍線寬。可以透過模擬來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同晶元信號的結果可能不同。

選擇適當的端接方式。

避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因為這種串擾比同層相鄰走線的情形還大。

利用盲埋孔(blind/buried via)來增加走線面積。但是 PCB 板的製作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。

除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

23、模擬電源處的濾波經常是用 LC 電路。但是為什麼有時 LC 比 RC 濾波效果差？

LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的雜訊頻率較低，而電感值又不夠大，這時濾波效果可能不如 RC。但是，使用 RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什麼？

電感值的選用除了考慮所想濾掉的雜訊頻率外，還要考慮瞬時電流的反應能力。如果 LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波雜訊(ripple noise)。電容值則和所能容忍的紋波雜訊規範值的大小有關。紋波雜訊值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這 LC 是放在開關式電源(switching regulation power)的輸出端時，還要注意此 LC 所產生的極點零點(pole/zero)對負反饋控制(negative feedback control)迴路穩定度的影響。

25、如何儘可能的達到 EMC 要求，又不致造成太大的成本壓力？

PCB 板上會因 EMC 而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了 ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過 EMC的要求。以下僅就 PCB 板的設計技巧提供幾個降低電路產生的電磁輻射效應。

儘可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。

注意高頻器件擺放的位置，不要太靠近對外的連接器。

注意高速信號的阻抗匹配，走線層及其迴流電流路徑(return current path)，以減少高頻的反射與輻射。

在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的雜訊。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

對外的連接器附近的地可與地層做適當分割，並將連接器的地就近接到 chassis ground。

可適當運用 ground guard/shunt traces 在一些特別高速的信號旁。但要注意 guard/shunt traces 對走線特性阻抗的影響。

電源層比地層內縮 20H，H 為電源層與地層之間的距離。

26、當一塊 PCB 板中有多個數/模功能塊時，常規做法是要將數/模地分開，原因何在？

將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生雜訊，雜訊的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的雜訊較大而模擬區域的電路又非常接近，則即使數模信號不交叉，模擬的信號依然會被地雜訊干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大雜訊的數字電路區域較遠時使用。

27、另一種作法是在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個 PCB板地不做分割，數/模地都連到這個地平面上。道理何在？

數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭，若數模信號走線交叉，則返回電流所產生的雜訊便會出現在模擬電路區域內。

28、在高速 PCB 設計原理圖設計時，如何考慮阻抗匹配問題？

在設計高速 PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係，例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線後才能確定阻抗值。一般模擬軟體會因線路模型或所使用的數學演算法的**而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

29、哪裡能提供比較準確的 IBIS 模型庫？

IBIS 模型的準確性直接影響到模擬的結果。基本上 IBIS 可看成是實際晶元 I/O buffer 等效電路的電氣特性數據，一般可由 SPICE 模型轉換而得 (亦可採用測量，但**較多)，而 SPICE 的數據與晶元製造有絕對的關係，所以同樣一個器件不同晶元廠商提供，其 SPICE 的數據是不同的，進而轉換後的 IBIS 模型內之數據也會隨之而異。也就是說，如果用了 A 廠商的器件，只有他們有能力提供他們器件準確模型數據，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的 IBIS 不準確，只能不斷要求該廠商改進才是根本解決之道。

30、在高速 PCB 設計時，設計者應該從那些方面去考慮 EMC、EMI 的規則呢？

一般 EMI/EMC 設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(

31、如何選擇 EDA 工具？

目前的 pcb 設計軟體中，熱分析都不是強項，所以並不建議選用，其它的功能 1.3.4 可以選擇 PADS或 Cadence 性能價格比都不錯。 PLD 的設計的初學者可以採用 PLD 晶元廠家提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。

32、請推薦一種適合於高速信號處理和傳輸的 EDA 軟體。

常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的模擬軟體，而這類設計往往佔據了 70%的應用場合。在做高速電路設計，模擬和數字混合電路，採用 Cadence 的解決方案應該屬於性能價格比較好的軟體，當然 Mentor 的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優秀的。（大唐電信技術專家王升）

33、對 PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱，也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

IC10.bottomoverlay----同理 multilayer-----如果你設計一個 4 層板，你放置一個 free pad or via, 定義它作為multilay 那麼它的 pad 就會自動出現在 4 個層上，如果你只定義它是 top layer, 那麼它的 pad 就會只出現在頂層上。

34、2G 以上高頻 PCB 設計，走線,排版,應重點注意哪些方面？

2G 以上高頻 PCB 屬於射頻電路設計，不在高速數字電路設計討論範圍內。而射頻電路的布局（layout)和布線（routing)應該和原理圖一起考慮的，因為布局布線都會造成分布效應。而且，射頻電路設計一些無源器件是通過參數化定義，特殊形狀銅箔實現，因此要求 EDA 工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專門的 RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的介面。

35、2G 以上高頻 PCB 設計，微帶的設計應遵循哪些規則?

射頻微帶線設計，需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。

36、對於全數字信號的 PCB，板上有一個 80MHz 的鐘源。除了採用絲網（接地）外，為了保證有足夠的驅動能力，還應該採用什麼樣的電路進行保護？

確保時鐘的驅動能力，不應該通過保護實現，一般採用時鐘驅動晶元。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。採用時鐘驅動晶元，將一個時鐘信號變成幾個，採用點到點的連接。選擇驅動晶元，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統時序時，要算上時鐘在驅動晶元內時延。

37、如果用單獨的時鐘信號板，一般採用什麼樣的介面，來保證時鐘信號的傳輸受到的影響小？

時鐘信號越短，傳輸線效應越小。採用單獨的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議採用差分信號。L號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM 時鐘線（80M-90M），這些時鐘線二三次諧波剛好在 VHF 波段，從接收端高頻竄入後干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對於如果是單向的時鐘信號，一般採用源端串聯匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以採用下圖公式得到。

39、什麼是走線的拓撲架構？

Topology,有的也叫 routing order.對於多埠連接的網路的布線次序。

40、怎樣調整走線的拓撲架構來提高信號的完整性？

這種網路信號方向比較複雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質量有利。而且作前模擬時，採用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

41、怎樣通過安排疊層來減少 EMI 問題？

首先，EMI 要從系統考慮，單憑 PCB 無法解決問題。層迭對 EMI 來講，我認為主要是提供信號最短迴流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。

42、為何要鋪銅？

一般鋪銅有幾個方面原因。１，EMC.對於大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如 PGND 起到防護作用。２，PCB 工藝要求。一般為了保證電鍍效果，或者層壓不變形，對於布線較少的PCB 板層鋪銅。３，信號完整性要求，給高頻數字信號一個完整的迴流路徑，並減少直流網路的布線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統中，包含了 dsp 和 pld，請問布線時要注意哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸在線的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對於多個 DSP，時鍾，數據信號走線拓普也會影響信號質量和時序，需要關注。

44、除 protel 工具布線外，還有其他好的工具嗎？

至於工具，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 系列和 powerpcb，Cadence 的 allegro，zuken 的 cadstar,cr5000 等，各有所長。

45、什麼是「信號迴流路徑」？

信號迴流路徑,即 return current。高速數字信號在傳輸時，信號的流向是從驅動器沿 PCB 傳輸線到負載，再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號迴流路徑。Dr.Johson 在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI 分析的就是這個圍場的電磁特性，以及他們之間的耦合。

46、如何對接插件進行 SI 分析？

在 IBIS3.2 規範中，有關於接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板模擬軟體（HYPERLYNX 或 IS_multiboard），建立多板系統時，輸入接插件的分布參數，一般從接插件手冊中得到。當然這種方式會不夠精確，但只要在可接受範圍內即可。

47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯匹配，終端匹配一般為並聯匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC 匹配，肖特基二極體匹配。

48、採用端接（匹配）的方式是由什麼因素決定的？

匹配採用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統功耗等。

49、採用端接（匹配）的方式有什麼規則？

數字電路最關鍵的是時序問題，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對於電平有效信號，在保證建立、保持時間的前提下，信號質量穩定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX 產品教材中有關於匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的 IBIS 模型對器件的邏輯功能進行模擬？如果不能，那麼如何進行電路的板級和系統級模擬？

IBIS 模型是行為級模型，不能用於功能模擬。功能模擬，需要用 SPICE 模型，或者其他結構級模型。

51、在數字和模擬並存的系統中，有 2 種處理方法，一個是數字地和模擬地分開，比如在地層，數字地是獨立地一塊，模擬地獨立一塊，單點用銅皮或 FB 磁珠連接，而電源不分開；另一種是模擬電源和數字電源分開用 FB 連接，而地是統一地地。請問李先生，這兩種方法效果是否一樣？

應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。

區分模擬和數字部分的目的是為了抗干擾，主要是數字電路對模擬電路的干擾。但是，分割可能造成信號迴流路徑不完整，影響數字信號的信號質量，影響系統 EMC 質量。因此，無論分割哪個平面，要看這樣作，信號迴流路徑是否被增大，迴流信號對正常工作信號干擾有多大。現在也有一些混合設計，不分電源和地，在布局時，按照數字部分、模擬部分分開布局布線，避免出現跨區信號。

52、安規問題：FCC、EMC 的具體含義是什麼？

FCC: federal communication commission 美國通信委員會

EMC: electro megnetic compatibility 電磁兼容

FCC 是個標準組織，EMC 是一個標準。標準頒布都有相應的原因，標準和測試方法。

53、何謂差分布線？

差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路數據，依靠兩根信號電平差進行判決。為了保證兩根信號完全一致，在布線時要保持並行，線寬、線間距保持不變。

54、PCB 模擬軟體有哪些？

仿真的種類很多，高速數字電路信號完整性分析仿真分析(SI) 常用軟件有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

55、PCB 模擬軟體是如何進行 LAYOUT 模擬的？

高速數字電路中，為了提高信號質量，降低布線難度，一般採用多層板，分配專門的電源層，地層。

56、在布局、布線中如何處理才能保證 50M 以上信號的穩定性

高速數字信號布線，關鍵是減小傳輸線對信號質量的影響。因此，100M 以上的高速信號布局時要求信號走線盡量短。數字電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如 TTL,GTL,LVTTL），確保信號質量的方法不一樣。

57、室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往採用部署在同一 PCB 上，請問對這樣的 PCB 在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？

混合電路設計是一個很大的問題。很難有一個完美的解決方案。

一般射頻電路在系統中都作為一個獨立的單板進行布局布線，甚至會有專門的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數的影響，提高射頻系統的一致性。相對於一般的 FR4 材質，射頻電路板傾向與採用高 Q 值的基材，這種材料的介電常數比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。在混合電路設計中，雖然射頻，數字電路做在同一塊 PCB 上，但一般都分成射頻電路區和數字電路區，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

58、對於射頻部分，中頻部分和低頻電路部分部署在同一 PCB 上，mentor 有什麼解決方案？

Mentor 的板級系統設計軟體，除了基本的電路設計功能外，還有專門的 RF 設計模塊。在 RF 原理圖設計模塊中，提供參數化的器件模型，並且提供和 EESOFT 等射頻電路分析模擬工具的雙向介面；在 RF LAYOUT 模塊中，提供專門用於射頻電路布局布線的圖案編輯功能，也有和 EESOFT 等射頻電路分析模擬工具的雙向介面，對於分析模擬後的結果可以反標回原理圖和 PCB。同時，利用 Mentor 軟體的設計管理功能，可以方便的實現設計復用，設計派生，和協同設計。大大加速混合電路設計進程。手機板是典型的混合電路設計，很多大型手機設計製造商都利用 Mentor 加安杰倫的 eesoft 作為設計平台。

59、Mentor 的產品結構如何？

Mentor Graphics 的 PCB 工具有 WG(原 veribest)系列和 Enterprise(boardstation)系列。

60、Mentor 的 PCB 設計軟體對 BGA、PGA、COB 等封裝是如何支持的？

Mentor 的 autoactive RE 由收購得來的 veribest 發展而來，是業界第一個無網格，任意角度布線器。眾所周知，對於球柵數組，COB 器件，無網格，任意角度布線器是解決布通率的關鍵。在最新的autoactive RE 中，新增添了推擠過孔，銅箔，REROUTE 等功能，使它應用更方便。另外，他支持高速布線，包括有時延要求信號布線和差分對布線。

61、Mentor 的 PCB 設計軟體對差分線隊的處理又如何？

Mentor 軟體在定義好差分對屬性後，兩根差分對可以一起走線，嚴格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。

62、在一塊 12 層 PCb 板上，有三個電源層 2.2v，3.3v,5v，將三個電源各作在一層，地線該如何處理？

一般說來，三個電源分別做在三層，對信號質量比較好。因為不大可能出現信號跨平面層分割現象。跨分割是影響信號質量很關鍵的一個因素，而模擬軟體一般都忽略了它。對於電源層和地層，對高頻信號來說都是等效的。在實際中，除了考慮信號質量外，電源平面耦合 ( 利用相鄰地平面降低電源平面交流阻抗)，層迭對稱，都是需要考慮的因素。

63、PCB 在出廠時如何檢查是否達到了設計工藝要求？

很多 PCB 廠家在 PCB 加工完成出廠前，都要經過加電的網路通斷測試，以確保所有聯線正確。同時，越來越多的廠家也採用 x 光測試，檢查蝕刻或層壓時的一些故障。對於貼片加工後的成品板，一般採用 ICT測試檢查，這需要在 PCB 設計時添加 ICT 測試點。如果出現問題，也可以通過一種特殊的 X 光檢查設備排除是否加工原因造成故障。

64、「機構的防護」是不是機殼的防護？

是的。機殼要盡量嚴密，少用或不用導電材料，儘可能接地。

65、在晶元選擇的時候是否也需要考慮晶元本身的 esd 問題？

不論是雙層板還是多層板，都應盡量增大地的面積。在選擇晶元時要考慮晶元本身的 ESD 特性，這些在晶元說明中一般都有提到，而且即使不同廠家的同一種晶元性能也會有所不同。設計時多加註意，考慮的全面一點，做出電路板的性能也會得到一定的保證。但 ESD 的問題仍然可能出現，因此機構的防護對ESD 的防護也是相當重要的。

66、在做 pcb 板的時候，為了減小干擾，地線是否應該構成閉和形式？

在做 PCB 板的時候，一般來講都要減小迴路面積，以便減少干擾，布地線的時候，也不應布成閉合形式，而是布成樹枝狀較好，還有就是要儘可能增大地的面積。

67、如果模擬器用一個電源，pcb 板用一個電源，這兩個電源的地是否應該連在一起？

如果可以採用分離電源當然較好，因為如此電源間不易產生干擾，但大部分設備是有具體要求的。既然模擬器和 PCB 板用的是兩個電源，按我的想法是不該將其共地的。

68、一個電路由幾塊 pcb 板構成，他們是否應該共地？

一個電路由幾塊 PCB 構成，多半是要求共地的，因為在一個電路中用幾個電源畢竟是不太實際的。但如果你有具體的條件，可以用不同電源當然干擾會小些。

69、設計一個手持產品，帶 LCD，外殼為金屬。測試 ESD 時，無法通過 ICE-1000-4-2 的測試，CONTACT 只能通過 1100V，AIR 可以通過 6000V。ESD 耦合測試時，水平只能可以通過 3000V，垂直可以通過 4000V 測試。CPU 主頻為 33MHZ。有什麼方法可以通過 ESD 測試？

手持產品又是金屬外殼，ESD 的問題一定比較明顯，LCD 也恐怕會出現較多的不良現象。如果沒辦法改變現有的金屬材質，則建議在機構內部加上防電材料，加強 PCB 的地，同時想辦法讓 LCD 接地。當然，如何操作要看具體情況。

70、設計一個含有 DSP，PLD 的系統，該從那些方面考慮 ESD？

就一般的系統來講，主要應考慮人體直接接觸的部分，在電路上以及機構上進行適當的保護。至於ESD 會對系統造成多大的影響，那還要依不同情況而定。乾燥的環境下，ESD 現象會比較嚴重，較敏感精細的系統，ESD 的影響也會相對明顯。雖然大的系統有時 ESD 影響並不明顯，但設計時還是要多加註意，盡量防患於未然。

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