時鐘雖慢，做好了也是一盤大菜（一）

這一期來聊聊時鐘，具體特指Serdes晶元需要用的參考時鐘，是通過PLL輸出的低抖動高精度的時鐘，是低抖動高精度的差分時鐘，之前面試的時候被問到一個問題，了解時鐘嗎？我說知道吧。那說說看都知道些什麼？這個。。。是用來採樣的吧。然後一臉尷尬然後面試官說那我們來聊點別的。說真的，如果下次遇到來應聘的小伙兒說自己做過Serdes的話可以先問問他這個問題。

好了說正題，這篇我們不聊工具，來聊一聊理論性的東西，好吧那還是先來聊一聊工具吧，主流的工具有：

1. ADS （萬金油）

2. Designer (A家說集成了海飛絲的designer簡直是萬能的，ADS瞅了一眼說那咋沒人用呢)

3. HSPICE（純編程，至今沒敢用，好吧其實就是不會用）

4. SISOFT（這貨居然TMD找不到破解版可見有多小眾，但是實力超群，沒用過HyperLynx的果斷用這個）

5.HyperLynx(DDR模擬專用，還在學怎麼寫timing file)。

上面的這些軟體都能夠讀取IBIS文件以及進行傳輸線的建模，所以都可以用來進行時鐘的模擬，如果能找到破解版的首選SISOFT，退而求其次可以考慮ADS。至於Designer, 呵呵。

我們在模擬時鐘的時候關鍵有兩點，第一點是選擇時鐘的類型，第二點是優化時鐘的拓撲。那麼我們先來說第一點。

說到差分時鐘，所有人的第一反應大概就是LVDS（低壓差分信號），我一直以為LVDS是一種特定的信號類型，直到有一天我看到了這張圖：

從上面圖中可以看到LVDS其實是一個大類，奇葩的是居然下面的子類裡面還有一個也叫LVDS，這TMD就很混亂了，可以看到不同的種類的區別主要是輸出擺幅不同，不同的輸出擺幅導致了對應的功耗不同，不同的輸出擺幅也決定了各自傳輸的最高數據率，當然這張圖中的信號不僅僅適用於時鍾信號，還適用於其他差分信號，想到Serdes了對不對，是的，跑個題來說一下Serdes吧，一言不合就上圖：

通常Serdes的輸出端是像上圖的一個結構，並行的LVTTL信號通過串化器轉換成串列信號，串列信號為一對差分信號，這個差分信號走的就是LVDS協議，具體的應該是LVPECL或者是CML，LVPECL和CML可以支持極高的數據速率（所以格外適合Serdes）以及具有很小的抖動，CML器件相對於LVPECL器件來說內部集成了端接，所以外部電路會比較簡單。

說回時鐘，可以看到LVDS和M-LVDS都有對應的工業標準，所以符合這兩個標準的器件都有相同的指標，所以彼此之間可以通用，但是LVPECL，CML和B-LVDS並沒有對應的標準，所以各個廠家生產的器件會有些許差別，彼此兼容性也會有問題，具體是指不同廠家的產品會有不同的共模輸入範圍，所以需要一些電路來進行轉換。慢慢來，說完了時鐘的類型之後再來看時鐘的端接，由於這篇主要是講用於Serdes晶元的低抖動高精度的差分時鐘，好了你們知道我要說啥了，M-LVDS和B-LVDS以及常見的單端時鐘的LVCMOS這三種信號都不在這篇的討論範圍之內（其實是因為我沒做過！以後如果做了再補上），不過可以簡單看一下M-LVDS和B-LVDS，分別是多點低壓差分信號以及匯流排低壓差分信號，主要用於多點拓撲結構的信號傳輸中，上圖：

說回正題，端接，下面是三種不同信號的典型電路圖：

可以看到LVDS的驅動器中含有一個3.5mA的電流源，因為接收端的輸入阻抗很高，所以實際上電流全部流過100Ohm的端接電阻，所以在接收端就產生了350mV的電壓，改變電流方向即可在接收器端行程幅值相同而極性相反的電壓，以這種方式來產生邏輯1和邏輯0，CML和LVPECL也具有類似的架構，但是電流源的輸出強度和端接方案有所不同。

CML-電流模式邏輯：

是一種高速的點到點介面，能夠實現超過10Gbps的數據率，CML技術共有的一個特點是在驅動器和接收器上都集成了端接網路，CML使用的是一個無源的上拉電路，阻抗一般是50Ohm, 大多數CML都採用了交流耦合的實現方案，所以需要傳輸的數據信號具有直流平衡，直流平衡是指傳輸數據的編碼中1和0的數量平均來說相等的。

為啥要直流平衡？你看最煩的是想搞懂A問題的時候又發現了一個和A問題相關的自己不懂的B問題，然後在搞懂B問題的時候又TMD出現了一個C問題，然後就崩潰了，所以那些牛逼哄哄的大神和我們之間可能就差了一萬個奔潰的瞬間，好了來說說直流平衡。

因為在使用隔直電容時候，電流僅僅在狀態切換時候流入接收端的端接網路，如果沒有切換，那麼兩個接收器端上的電荷將緩慢的向著同一個量值衰減，從而減少了雜訊裕量（啥叫雜訊裕量？就是你需要吃一百塊肉才能吃飽，這時候給了你一百五十塊肉，五十塊肉就叫做雜訊裕量，為啥要吃一百塊肉才能吃飽？你先告訴我為啥1+1=2）

還是沒看懂對不對？所以來上圖：

上圖演示了交流耦合電路在啟動時的變化過程，最初兩個輸入端都為1.2V, 隨著第一個正向跳變位到達時候，兩端都隨著輸入波形發生變化，產生極性相反，幅值最大的漂移，隨著接下來的負相跳變位的到來，兩端間的差分電壓變得很小，這時候產生錯誤位的概率就很高，在發送了足夠數量的，平衡的信息後，接收器的每個端子的電位都在1V和1.4V之間切換，從而達到最高的雜訊裕量。非平衡的數據會縮減雜訊裕量，因為接收器端之間的差分信號無法始終保持為最大值。

這麼一解釋好像就容易理解多了，最常見的直流平衡編碼就是大名鼎鼎的8b/10b編碼。

接下來說LVPECL，LVPECL-低壓正發射機耦合邏輯（我打了三次才打對，等我研究研究之後來說說不同種類發射電路的原理和區別，模電老師：讓你上課時候別TMD睡覺現在懵X了是吧，該）。

LVPECL和PECL都是古老的ECL技術的衍生物，通常ECL的電源電壓在地電位和-5.2V之間，由於需要用負的電壓軌，而且ECL和其它邏輯電路系列並不兼容，所以聰明的前輩引入了一種正電壓軌技術，被稱為正發射極耦合邏輯（PECL），ECL/PECL/LVPECL都要求用50Ohm的端接電阻，其端接電壓軌比最高的正電壓軌低約2V，因為輸出級始終工作在有源區，防止出現飽和，因此可提供極為快速和平衡的信號邊沿。

所以LVPECL的有點是具有清晰尖銳和平衡的信號沿，以及很強的驅動能力，缺點就是相對高的功耗和需要額外提供端接電路。

說了這麼多，我們該怎麼選擇時鐘呢，總結了一下可以從以下幾個方面考慮：

1.傳輸信號所需要的帶寬

2.驅動電纜，背板或者長走線的能力

3.功率預算

4.網路拓撲（點到點，多分支，多點）

5.是否需要遵從業界標準

看文字還是有點抽象，那麼上圖：

看了一下word左下角，已經有兩千三百多字，那麼關於時鐘的第一篇就到這了，下一篇會講講Serdes中用到的不同的時鐘技術，如何優化端接以及不同時鐘電平之間如何轉換，全是乾貨，也很瑣碎，第三篇會講講大名鼎鼎的抖動，會盡量用詼諧幽默的文筆講一講啥叫TJ，啥叫DJ，啥叫DCD，啥叫ISI。時鐘是一道大菜，我們慢慢吃。九月八號見。

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