工藝節點的戰國時代
來源：本文由半導體行業觀察翻譯自semiengineering，作者 ED SPERLING，謝謝。
大量的新節點、半節點，以及在兩者之間的每一個數字的產生正在晶元製造商之造成混淆。雖然大多數人認為有選擇是好事，但大家並不清楚哪個或哪些選擇是上策。
問題在於哪個IP可用於這些節點；該IP在功率、性能、面積和對各種雜訊類型的敏感度方面與其他節點的差異如何；面對不同的節點和nodelet，不同版本的IP對應那些不同製造工藝進行測試。因為大多數新的不全節的節點定義尚未明確。因此，對於哪種類型的晶體管會被使用，哪種會影響柵極泄漏和動態功率密度，以及這將如何影響相鄰的IP和其他組件需要多少額外的掩模圖案等等問題，現在下結論還為時過早。
ClioSoft公司的營銷副總裁Ranjit Adhikary表示：「現在，不同廠商之間的節點數字和名字不盡相同，每一種的PPA（性能、功耗、面積）表現怎麼樣？因為PPA是決定你設計產品使用哪種IP的最基礎因素。但是，因為選擇太多，現在你需要查看哪些代工廠提供它，它支持哪個節點。對於每個IP，可能會有不同的內存或緩存，並且因代工廠、類別和工藝節點而異。」
代工廠的計劃和它們如今的位置
但是，所有主要的工藝節點都有多種類型，多個部分節點從22nm到3nm不等。這引發了關於哪些IP可用的問題，它是否已針對每個節點進行了充分的特性描述和測試，以及是否會支持適用於不同的終端市場所需要的時間。這對移動器件而言並不是問題，在過去的幾十年中，移動器件以相對較短的產品周期佔據了晶元市場的主導地位，但對於工業和汽車應用而言則完全是另外一回事，此處的器件需要數十年的支持。
Synopsys公司DesignWare Analog和MSIP解決方案集團的高級營銷總監Navraj Nandra表示：「我們從未見過如此的代工廠節點激增。我們有從18nm到1nm的節點名稱。但這需要管理層承諾投資一個節點。他們希望看到硬IP是否可用，為此，你需要一個可用的SoC，因為你確實希望看到在新節點中使用的IP的晶元測試報告。這同樣需要IP供應商的投資。所以代工廠可能會從時序角度和ROI角度（如高速內存介面或基於HBM的產品）中找到一些稍好的東西。 但你也可能在這裡花一大筆錢，卻賺不到錢。」
這似乎是IP開發人員的一致意見。他們沒有像過去那樣支持每個節點，而是試圖評估哪些節點可能產生足夠的產量，以創造合理的投資回報。努力並不總是轉化為利潤，特別是在高級節點上，而錯誤的選擇可能代價高昂。
Cadence公司的產品營銷，DDR，HBM，Flash/存儲和MIPI IP部門主管 Marc Greenberg表示：「我們都知道，較新的工藝掩模圖案更多的是一種工藝能力（晶體管密度和功率/速度的折中）指南，而不是工藝的任何實際物理尺寸。迄今為止的行業標準一直是指出工藝中的關鍵差異——例如，SiON（氮氧化硅）vs high-k/metal gate，是否使用EUV——使用字母或符號後綴對工藝進行標記。但是這可能最終會成為新的nodelet而不是新的後綴。在28nm節點上，我們看到了28nm工藝的很多變種，它們通常互不兼容。這為IP行業帶來了許多工作，以涵蓋所有這些工藝節點的變化。我們還看到一些早期的finFET節點起飛出現了一些困難，這對於IP行業來說是更大的工作，而這並不一定會轉化為銷量。」
nodelet是什麼？
市場營銷術語是造成nodelet困惑的主要原因。數字也模糊到沒有人確切知道數字的真正含義。例如台積電和三星所謂的5nm實際上是英特爾、GlobalFoundries和Imec的7nm，對於10/7nm和5/3nm也是如此。最重要的是，這些節點有不同的版本，基於低功耗、基於高性能、基於成本，每一種都有其不同的特點。
Synopsys公司的Nandra表示：「一個既定節點的預想的工藝是，如果它在量產，那麼你可以優化該節點。例如，你有28nm，你知道它很好用，而缺陷密度是一個固定的百分比。為了改善這一點，你可以稍微壓縮一下，給它一個新的名字，比如22nm。但這並不意味著它有22nm的柵極長度。你只是做了一些事情來讓它擁有更好的密度。對於IP行業而言，這不應該是一個大的改變。但是，當涉及到高速版本時，由於封裝的提取，模擬，電阻，電容和感應關係，光學縮小對晶體管的影響，所有這些都會造成大量的重新工作。你需要對IP進行完全的重新驗證。布局後寄生參數提取可能是一個相當大的挑戰。或者你需要完成一個新的測試晶元，以確保你沒有遺漏任何東西。」
在finFET時代之前，代工廠將採用英特爾的節點和半節點的「Tick-Tock」策略。但是，在28nm之後，節點編號開始分裂成可能或不可能出現的編號片段，這在很大程度上是因為沒有足夠的IP選擇使它們可行。雖然大IP供應商將跟進，至少目前來說，目前還不清楚行業其他廠商能否跟上。
Cadence公司的Greenberg表示：「12/11nm節點也獲得了代工廠的良好支持。我們從代工廠得到的指導是，它應該是一個從16/14nm到12/11nm的『簡單』IP埠。然而，在某些情況下，我們已經採取了生產和描述這些節點的新IP測試晶元的步驟。一些代工廠正在支持10nm半節點和它的8nm nodelet，我們正在支持選擇的IP。在7nm處，我們有一個強大的節點，Cadence廣泛支持最新的先進技術IP。現在還無法確定是否會有一個廣泛支持的6nm節點，或者行業是否會跳躍到5nm。」
Nandra指出，這一工作可能比IP開發者預期的更昂貴。「如果可以的話，客戶會要求基於晶元的特性報告。如果有強大的模擬/混合信號部分，客戶會更加保守。他們希望看到更多的晶元。」
越來越多細節中的魔鬼
對於28nm及以下的節點，節點的微縮似乎沒有盡頭。目前的估計是在1.2到1.3nm之間，儘管確切的數字可能會根據環繞閘極FET vs finFET的類型而變化，例如，引入光刻選項，如定向自組裝和high-NA EUV來擴展器件微縮比例，以及在計量、蝕刻和沉積方面的進步。
Fraunhofer公司工程自適應系統部門設計方法負責人Roland Jancke表示：「7nm技術正在開發中，5nm和4nm已經公布。為了提高這種技術的性能，集成器件是極度優化的。因此，在技術節點中出現了大量的獨立器件類型，例如I/O器件、核心器件、上拉和下拉器件、以及器件的幾個閾值電壓版本。這種趨勢極大地增加了技術特性、資格和模型開發的工作量，這需要在每次工藝變更後重複進行。」
此外，這些器件對諸如溫度和噪音等物理因素越來越敏感。閾值電壓在不同溫度下響應不同，並且靈敏度隨著每個節點縮小而增加。其結果是需要比過去更詳細的描述。
Rambus公司的首席科學家Craig Hampel表示：「我們在高Vt段上做了調整，起初沒能解決這個問題。所以，現在如果我們有高Vt，我們會提高特性描述的級別。在過去的幾年裡，隨著節點遷移到16nm，我們的特性描述幾乎增加了四倍。」
在此之後，每個新節點的問題也會越來越嚴重。但是，增加的特性描述不再只是較低節點的問題。舊節點工藝也有許多變體，而且還有更多涉及安全性和可靠性的使用案例，即使在較舊節點上也需要更多特性描述。
Fraunhofer公司的Jancke表示：「對於低至110nm以內的混合信號技術節點，在給定節點中存在著巨大的多樣性。對於超低功耗、高功率、高電壓、RF和光學應用、MEMS器件等等，通常有單獨的技術版本。另一方面，設計師傾向於將SoC的幾個部分集成到一個矽片裸片中，這導致了功率集成電路的BCD工藝等組合技術的興趣和發展。」
這也使得評估哪個IP最有效變得更困難，因為一個IP需要與其他IP協同工作。 所有這些都會影響上市時間，整體成本以及功率/性能。甚至更糟糕的是，如果可用選項較少，則可能會限制器件的功能。
ClioSoft公司的Adhikary表示：「有很多問題需要用IP來解答。如果你想要更高的性能，從9nm節點獲取IP並將其移動到5nm，那麼這樣做你能獲得多少面積？為一個新節點開發IP可能需要三到四個月的時間。不過，你真的能在面積和性能上獲得好處嗎？如果你每年都要做多次流片，你使用的是什麼版本的IP？如果其他人使用該IP，他們是否使用相同的PDK庫？如果你正在將IP與其他IP集成，你確實需要確保你擁有相同版本的PDK。我們現在更關注PDK的版本和什麼版本的庫正在使用。你需要了解的細節越來越多。」
從IP開發人員的角度來看，這也是有問題的。Synopsys公司的Nandra表示：「這種工作的差異顯然會出現在更新的技術版本上。開發7nm或10nm IP比14nm或28nm需要更長的時間，而且這項工作通常是原來工作量的兩到四倍。」
結論
所有這一切都因新節點、nodelet和節點命名約定而變得更加複雜。代工廠已經加大了提供更多數據的力度，而且IP供應商的特性描述要比過去更多，因為每個新節點和nodelet的容限變得更加緊密。
Greenberg表示：「每個人都從28nm時代開始學習，雖然在節點的生命周期中總會有工藝方面的進步，但代工廠已經更好地為IP提供商提供了早期的指導，並指導了基本過程及其變體之間的差異。在某些情況下，這允許我們針對來自同一IP開發的節點及其nodelet或多個後綴工藝的混合信號IP進行開發。當代工廠能夠提前將這些計劃傳達給我們時，它有助於我們提供更廣泛的IP，並最終有助於降低成本。」
但至少在可預見的將來，管理節點名稱、數字和IP版本將變得更加困難。有太多的選擇和潛在的交互作用，還有太多的定義不清或尚未定義的變動部分。
原文鏈接：https://semiengineering.com/too-many-nodes/
TAG:半導體行業觀察 |