再不重視功耗，客戶可真得要掀桌子了

最新 04-17

每個流程節點上所採用的方法學，應用的技術以及設定的期望值都需要重新定義。

從可穿戴設備到數據中心，幾乎所有的集成電路產品都將低功耗作為一個設計重點。這一趨勢在半導體生態圈內已經形成了一股強大的風暴。現有的方法學需要修正，技術需要改進，期望值需要調整。但即使所有方面都重新定義，功耗帶來的問題依然會存在。

在過去，涉及功耗的大多數問題都是與電荷泄露或者電遷移效應，靜電放電，RC延遲以及設計不當導致電池壽命縮短等有關。這些問題都是由大型的頂級工程團隊基於先進的工藝節點來解決的。當他們也無法解決這些問題的時候，晶元製造廠商就會介入並調整他們的工藝流程來幫助消除這些問題。但如今，55nm已經被認為是物聯網晶元的主流工藝，大多數晶元設計都會使用多個內核以及多個電源域（有時多達100個電源域），每個工程師都不得不去應對這些複雜的電源技術。

更糟糕的是，工藝工程師不得不去處理自己在工藝製造方面面臨的功耗挑戰，比如在已經非常細的互連線中仍在不斷縮小的柵氧化層寬度，在16/14nm以及更小特徵尺寸的工藝中卻不斷增加的動態功耗密度。他們還要耗費大量的資金以及精力去設計下一代的工藝流程來支持越來越複雜的晶元設計。工藝工程師很難再來幫助晶元設計工程師解決功耗問題了，這都會增加晶元設計工程師的設計難度。即使是非常優秀的設計團隊在非常嚴格的功耗約束以及緊張的項目周期下也只能儘可能地讓晶元正常工作起來。

Cadence低功耗產品管理總監Krishna Balachandran說，從ITRS（國際半導體技術藍圖）路線圖上來看，情況還是非常樂觀的，預測結果顯示，在45納米到10納米的每個工藝節點上，功耗會降低4.5倍，而性能會提高1.3倍，並且晶體管的數量會增加一倍。但是最近ARM首席技術官Mike Muller表示，在10納米上最多只能獲得2.4倍的性能提升，60%的功耗下降。

驗證和流程

對於晶元設計而言，功耗幾乎不是一個新的概念。功耗，性能以及面積之間的經典權衡已經持續了數十年了。但是實際情況是一直在智能手機出現之前，功耗基本上是最後才來考慮的。如果在設計晶元之初沒有作出功耗預算的話，那麼它很可能會留在下一代進行修復或者至少得到改進。

Synopsys的低功耗驗證架構師Srikanth Jadcherla表示，他已經進行了22年的低功耗設計，最初經典的低功耗設計是乘法器和加法器，在20世紀90年代和21世紀初，他們引入了操作系統管理（OS management），然後是第二代的低功耗設計用於SoC固件，現在我們處於第三代，將低功耗作為默認的設計要求。

實際上，功耗已經成為晶元設計中的關鍵部分，並且在某些情況下，它甚至可能是最關鍵的。

功耗設計實際上就是四個關鍵字：密度（density），這指的是熱量方面；傳輸（delivery），這指的是電流峰值的管理；泄露（leakage），指的是靜態功耗以及壽命（lifetime），這指的是可靠性方面。汽車和醫療電子晶元可以算的上是電源管理方面的教科書。在汽車中，我們還有一個12伏的電池，但是在醫療方面，有的時候我們只能依靠熒光來衡量某個人是否有疾病，這個時候電流可能從0到若干安培變化非常迅速。並且如今我們正進入物聯網時代，人們以經開始從客戶端-伺服器體系結構，轉移到了客戶端-聚合伺服器的體系架構，這個架構中有非常多的創新點。

架構

鑒於器件尺寸縮小帶來的紅利已經逐步縮小，集成電路的各個其他方面不得不尋求突破。Cadence的Balachandran指出，至少有一部分功耗降低以及性能提升是來自於多核架構的出現，這與ITRS的預測結果不相匹配。

降低功耗最顯著的方法就是改變晶元架構。低功耗特性需要在架構層面就進行考慮並集成進設計當中去，並且需要不時調整設計來優化功耗。異構多核（Heterogeneous multicore）是低功耗模型的一個新變種。一些晶元製造商甚至試圖將硬體加速器集成進SoC中去以此來降低功耗，減少發熱。

Balachandran說：「工業界對近閾值（near-threshold）和次閾值（sub-threshold）設計有著很大的興趣。業界盡量降低處理器的功耗以及內存訪問所產生的功耗。如果我們可以簡化內存訪問，可能就會讓我們的功耗特性變得更好。還有一種降低功耗的方式就是3D-IC。」

當然，半導體業界到處在尋求改進和優化。Ansys應用工程高級總監Arvind Shanmugvel表示，如今當代的iphone（本文發於2015年7月15日）的性能已經是第一代的50倍，功耗降低了4倍。但是要在更先進的工藝節點上來繼續實現這些提升已經越來越難了。

Shanmugvel說,在16nm,14nm以及10nm的工藝節點上，我們會面臨很多挑戰，包括電源完整性（power integrity）問題，可靠性問題以及散熱問題等。另外在互連線中間金屬層的動態壓降有時可以達到整體電壓降的10%至20%，這是一個很大的數值，並且由於驅動強度更高，較低節點處的電子遷移效應更加顯著，RC延時顯著增加。在10nm工藝時，晶元的熱分析將由晶元代工廠負責。

工具和技術

對功耗的追求促使公司開始著眼於各種新的技術。例如，亞閾值和近閾值技術，各種新的封裝方法，新型高帶寬存儲器，新型混合立方存儲器（hybrid-memory cube），電阻式內存（ReRAM），磁性隨機存儲器（MRAM）以及一些定製邏輯。這些技術基本上都進入了研發階段,，有些甚至已經在市場上出現，但是這些技術面臨的挑戰正達到臨界高度，我們也有足夠的經驗來幫助我們做出好的選擇。

工程師通常沒有時間來思考還未發生的事情。最重要的指標就是可靠性，工程師們非常希望能得到一個明確的功耗隨時間變化的函數，另外一個重要的考量就是如何儘可能的縮短將複雜設計發布出來的時間。越來越多的電源域以及電源狀態使得這種複雜性進一步惡化。這些情況不僅發生在前沿的工藝節點上，包括55nm在內的每個節點都有存在。主要是因為在基於55nm節點的物聯網晶元上，功耗是重要的市場考慮因素。總的來說隨著工藝節點的提升，情況會變得越來越糟。

ARM公司物理設計部平台營銷總監Wolfgang Helfricht表示，在65nm和130nm的工藝下，我們會考慮大約10個特徵PVT（工藝，電壓，溫度）角，但是在16nm或者14nm工藝下，會有大約50個甚至更多默認的PVT角供我們的設計工程師來優化功率和性能。帶來的挑戰就是設計迭代時間。我們想儘可能快的將我們的IP集成進每個電壓域，但是隨之而來的就是整體協調的問題，因為你不得不確保所有的PVT角都有考慮到，並且需要驗證IP和SoC是否在所有關心的情況下都能正常工作。除此之外，如果你的設計裡面包含了電源門控以及不同的睡眠模式，那麼每種電源和睡眠模式都需要進行相應的驗證。

這些複雜性在驗證方面也顯現出來了。

Mentor Graphics公司設計驗證技術產品營銷經理Ellie Burns表示，現在的晶元裡面包含有數百個電源域，需要更多更細粒度的控制來滿足更多電源域的驗證要求。我們需要檢查所有可能的電源域之間的交互，因為如果沒有經過驗證，晶元或許都不會在複位期間關閉電源。這些都會導致驗證複雜程度爆炸增長。

Burns說，目前一種功耗監控（power-aware）工具已經不夠了，整個晶元都需要進行功耗優化，並且需要更完備正式的功耗分析（formal analysis of power）。

她說，目前這些工具和方法學足夠將一個SoC集成在一起並進行驗證。但是當有100個電源域和RTL系統交互時就無能為力了。我們需要一個方法學的革新，使得我們能夠在設計IP時就考慮到功耗並延展至整個SoC系統中。我們嘗試去理解這些複雜電源域設計的覆蓋範圍以及狀態空間，但是整個狀態空間太大了。

不過，方法學的革新是很困難的。我們需要整個設計組織來重新思考整個流程，需要考慮什麼時間由什麼人來採取什麼技術。移動設備晶元製造商一直在基於過去幾個工藝節點上對這些問題進行研究，但是對於一個大型複雜SoC晶元設計組織來說，這種改變要困難得多。

然而積極的一點是，標準正變得越來越完善，並且工具也越來越多。Calypto低功率平台產品營銷總監Anand Iyer表示，由於不僅需要了解整個系統的功耗問題還需要了解各個子系統的功耗狀況，所以獲得並估算出更準確的功耗數值在大型設計中顯得至關重要。

Lyer說，建模和標準化這些數據並不能解決問題，我們需要在更高層次上進行功耗分析，然後找出如何處理這些數據的方法。

其他的限制

考慮到晶元上的IP模塊，晶體管，存儲器和線路的數量，以及大多數時候並不清晰的複雜設計方案，功耗問題已成為一個主要問題並不奇怪。隨著越來越多新的屬性的增加，比如常開（always-on）狀態，比如安全性問題這些都會使得問題變得更加複雜。良好的安全性要求我們重新思考如何將系統的各個部分組裝起來，各個部分需要保持什麼狀態，以及如何在具有一定安全性的前提下最小化功耗。

Rambus企業解決方案技術副總裁Steven Woo表示，電源完整性問題（power integrity）正變得越來越重要。打一個很恰當的比喻，如果你打開某個建築物裡面所有的水閥，那麼你到處在釋放水壓。對於一個晶元來說，如果你打開每一個子系統，那麼你可能沒有足夠的電壓來維持，電源完整性將大幅降低，這是具有毀滅性的。

系統的安全性防護需要時刻打開電源來維持運轉，但是同時也會帶來電源雜訊。Woo說，當我們激活那些安全電路時我們可以監測到那些雜訊。現在的差分功耗分析在安全電路中存在著很大的問題，問題在於我們想要確保哪一段時間內系統是安全的，所以必須確定什麼是有效的生命周期以及安全電路要工作多久。

製造汽車晶元的公司面臨著其他制約因素，一部分來源於設計周期，一部分來源於零件需要遵守的標準太多。在汽車晶元市場中，功耗越來越受到關注，一方面是因為發動機等已經產生了很大的熱量，另一方面是因為溫度對器件可靠性的影響。溫度越高，電路的可靠性就會降低。

Atrenta公司首席技術官Bernard Murphy表示，業界一直存在著是在晶元架構上或者系統級進行低功耗設計還是在矽片上做低功耗插入的爭論。在晶元設計後期通過插入時鐘門控來降低功耗幾乎是不值得的，雖然在IP級別，它或許是有意義的。但是由於汽車製造商的審核周期（qualifier cycle）MCU的設計人員幾乎不會採用這種方法，他們會做一些電壓偏置（biasing）而不是插入時鐘門控或者電壓隔離。

他說，時鐘門控（clock gating）的方式在存儲晶元中很受歡迎，使得我們可以使用冗餘寫操作和更智能的方式來關閉內存，從而降低功耗。

結論

功耗已經成為晶元設計中最棘手的問題之一了，並且還沒有簡單的解決辦法。更多的組件意味著更複雜的矽片。電池壽命和功耗已經成為各種電子產品體現其產品價值的一部分了。隨著工藝節點的升級，問題越來越多，越來越耗費時間，越來越難以解決。

目前還沒有一個通用的方法來解決這些問題，計劃正在被打破，驗證覆蓋率正在承受著巨大壓力，可靠性一直在被質疑。儘管所有人都在關心在接下來幾個工藝節點上晶元的產能問題，但這可能並不是阻礙設計進程的主要因素。

功耗目前是SoC的一個限制方面，而且將會越來越難以解決。

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