Cadence與TSMC共同推進5nm和7nm＋工藝移動及HPC設計創新
內容提要
? Cadence 數字，簽核及定製/模擬工具通過TSMC 5nm和7nm+ 工藝技術的最新DRM 及SPICE 認證
? 利用數字，簽核及定製/模擬能力與庫特徵化工具流程提高5nm及7nm+ 工藝下設計師的生產效率
中國上海，2018年5月2日 – 楷登電子（美國Cadence公司，NASDAQ: CDNS）今日宣布將繼續與TSMC合作，共同推進5nm和7nm+ FinFET工藝下面向移動和高性能計算（HPC）平台的設計創新。Cadence? 數字，簽核及定製/模擬工具已經通過TSMC 5nm及7nm+ 製程的最新設計規則手冊（DRM）和SPICE認證。基於進一步優化功耗，性能，及面積（PPA）目標，相應的製程設計套件（PDK）現已可供下載。
如需了解Cadence全流程數字及簽核高階節點解決方案的詳細內容，請參閱www.cadence.com/go/tsmc5and7nm+dands。
如需了解Cadence定製/模擬高階節點解決方案的詳細內容，請參閱www.cadence.com/go/tsmc5and7nm+canda。
5nm及7nm數字和簽核工具認證
Cadence提供從設計實現到最終簽核的完整集成數字設計流程，皆已通過TSMC 5nm和7nm+工藝認證。Cadence的完整流程包括Innovus?設計實現系統，Quantus?抽取解決方案，Tempus?時序簽核解決方案，Voltus? IC電源完整性解決方案，Voltus-Fi定製電源完整性解決方案，物理驗證系統（PVS），以及版圖依賴效應（LDE）電氣分析器。
Cadence數字和簽核工具的各項針對7nm工藝的功能現已支持5nm和7nm+製程，主要功能包括貫穿設計流程的金屬切割處理， 通孔支柱與時鐘網路支持，以及匯流排布線和電遷移（EM）緩解。上述功能可以幫助客戶成功設計移動及HPC系統，實現更優化的功耗、性能、和面積（PPA）目標，並減少迭代，達成成本和性能目標。
同時，面向5nm和7nm+工藝的關鍵層及相應的全新設計規則，Cadence已經交付對增強版EUV的支持。這些面向5nm和7nm+工藝的增強功能包括：單元接腳支持，自熱效應（SHE）及散熱支持。
專門針對5nm工藝，Cadence數字與簽核工具提供了超高電阻支持，新設計規則的路由合規，以及對包括金屬-絕緣體-金屬電容器（MIMCAP）三層建模，額外電阻層建模以及其他中心線端層（MEOL）功能在內的提取支持。
5nm及7nm+ 定製/模擬工具認證
經過認證的定製/模擬工具包括Spectre?並行加速模擬器（APS），Spectre快速模擬器（XPS），Spectre RF，Spectre電路模擬器，以及包括Virtuoso原理圖編輯器，Virtuoso版圖套件，Virtuoso電氣感知版圖套件，和Virtuoso模擬設計環境在內的Virtuoso? 產品套件。
採用Virtuoso先進節點平台的最新功能和設計方法學，客戶可以實現定製物理設計吞吐量與傳統的非結構化設計方法的雙重優化。相較於16nm和7nm，5nm工藝催生了全新需求，客戶可以利用Virtuoso和Spectre保持同等工作周期，且不會耗費過多精力。Virtuoso及Spectre解決方案可以為客戶提供混合信號功能驗證，良率優化，可靠性分析及基於模版的FinFET陣列，內置避免密度梯度效應（DGE），輔助/全自動基於單元的定製布線，自動色彩感知布線，設計實時寄生、EM、IR分析等一系列特性。
Cadence為TSMC 5nm和7nm+工藝提供了多項定製/模擬的增強功能。例如，Cadence引入了加速定製布線和布局方法，幫助客戶提高生產力，滿足功耗，多重曝光，密度及電遷移需求。此外，Cadence還引入了全局的柵格點對齊，非對稱色彩支持，電源和地布線的電壓規則支持，增強的基於保護環及冗餘插入的位單元。針對5nm工藝，Cadence專門採用了全新的5nm約束支持，包括端到端/minSide間隔，區域內不準放置過孔（via keepout）及內包/外包面積規則。
5nm 和 7nm 特徵化工具流程
Virtuoso Liberate?庫特徵化解決方案和Virtuoso Variety?統計庫特徵化解決方案已經經過驗證，可以交付包括高階時序，噪音和功耗模型的精確Liberty單元庫。上述解決方案採用創新的方法對Liberty變化格式（LVF）模型進行庫例化，針對超低電壓應用工藝變化簽核，並創建EM模型，助力信號EM優化和簽核。
「過去數年，Cadence在數字簽核及定製/模擬工具套件領域奠定了毋庸置疑的廣泛領導力，通過工具優化和性能提升不斷推動業界採納高階節點，」Cadence公司全球副總裁兼數字與簽核事業部總經理Chin-Chi Teng博士表示。「我們與TSMC合作，不斷拓展合作願景，交付新工具和設計流程，支持5nm及7nm+工藝技術。Cadence最近通過了TSMC的最新認證，我們將更積極的與採納最高階工藝節點的客戶展開合作。」
「採用全新設計規則和PDK，我們最具競爭力的客戶正在最先進的工藝技術平台上積極設計複雜SoC產品，」TSMC設計基礎設施市場事業部高級主管Suk Lee 表示。「與Cadence繼續保持緊密合作，我們完成了其工具和流程在5nm及7nm+ 節點的認證。這將幫助我們的客戶高速實現更激進的設計目標。」
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