IMEC開發互補場效應晶體管器件工藝，滿足3納米對功率和性能的要求

比利時微電子研究中心（IMEC）開發了用於超越3納米工藝節點的互補場效應晶體管（CFET）器件的工藝流程。

IMEC所提議的CFET工藝最終能夠勝過鰭式場效晶體管（FinFET）並滿足3納米對功率和性能的要求，可為標準單元（SDC）和存儲器SRAM單元減少50％的潛在面積。

CFET是納米線晶體管周圍垂直堆疊柵的進一步發展。新的工藝不是堆疊n型或p型器件，而是將兩者堆疊在一起。IMEC提出的流程包括在p型鰭片上堆疊n型垂直片。

這種選擇利用了FinFET工藝流程，並從底部pFET的應變工程潛力中受益。基於計算機輔助設計技術（TCAD）分析，IMEC所提出的CFET可以達到3納米功率和性能方面目標，其性能將優於FinFET。

然而，深通孔的主要寄生電阻需要降低，這可以通過使用諸如釕引入高級中線（MOL）觸點來實現。

設計技術協同優化（DTCO）分析表明，新工藝可為SDC和SRAM單元減少50％的潛在面積。SDC區域主要通過訪問晶體管終端來驅動。因此，使用CFET的面積增益不在於減少有效佔用面積，而是會大大簡化晶體管終端訪問。通過充分受益於CFET架構，可以將SDC減少到三個路由軌道，而當今最先進的FinFET庫需要六個路由軌道。對於SRAM單元，由於採用了新的交叉耦合方案，使得我們可以將單元高度從T6縮小到T4，因此同樣可以實現縮小面積。

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