台積電完成5nm基礎設施設計：邏輯密度為7nm 1.8倍

IT之家4月6日消息 根據外媒的報道，台積電宣布他們已經完成了5納米工藝的基礎設施設計，進一步晶體管密度和性能。台積電的5納米工藝將再次採用EUV技術，從而提高產量和性能。

根據台積電的說法，5納米工藝比其7納米工藝提升很大，以Arm Cortex-A72內核為例，工藝改進使得邏輯密度提高1.8倍，時鐘速度增加15％，SRAM和模擬電路面積減少，這意味著每個晶圓的晶元數量更多。該工藝適用於移動，互聯網和高性能計算應用程序。台積電還為硅設計流程方案提供在線工具，這些方案針對5 nm工藝進行了優化。據報道，台積電現已開始風險生產。

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