大學團隊發布擁有三級流水線的RISC-V晶元，並開源了
來源：內容來自半導體行業觀察（ID：icbank）綜合，謝謝。
最近，來自拉合爾工程技術大學 (UET) 電氣工程系的研究人員公開發布並展示了他們最新的 RISC-V SoC ，該 SoC集成了 3 級流水線 RISC-V 處理器和各種內存映射外設。
這款名為 UETRV_ESoC 的 SoC 包含一個 RISC-V 32 位處理器、一個 Wishbone 匯流排和各種多路復用器，用於在片外 FLASH 和啟動之間切換。SoC 上的外設包括 SPI、UART 和三個提供 PWM 輸出和編碼器輸入的電機控制模塊。所有外設都已進行內存映射，並且內部引導載入程序已預先初始化以自動載入外部程序，而無需用戶編寫引導載入程序。
SoC 的設計已在 GitHub (
https://github.com/ee-uet/UETRV_ESoC ) 上發布，其中包含在 FPGA 上實現 RISC-V 所需的所有文件。可以使用 Texas Instruments TivaC 嵌入式板對快閃記憶體進行編程。
據介紹，UETRV_ESoC 是基於 RISC-V 的嵌入式類 SoC，集成了 3 級流水線內核和多個用於嵌入式應用的外設。目前，該內核基於用戶級 ISA 2.0 版和特權架構 1.11 版實現僅支持機器模式的 RV32I ISA。核心沒有任何結構危害，而數據危害通過轉發和停頓來解決。以下是當前實施的狀態：
-
添加了機器級中斷，包括對向量中斷的支持。
-
使用特權架構版本 1.11 提供的 MIP 和 MIE CSR 的第 16 位及更高位支持外部中斷。
-
數據危害通過轉發來解決，而載入使用危害會導致一個循環停頓。
-
內存和外圍設備通過Wishbone 互連集成。
-
SoC 具有片上預初始化的引導存儲器，帶有一個簡單的引導載入程序。
-
系統使用 SPI 介面從外部快閃記憶體啟動。
-
三個電機控制模塊，能夠通過編碼器反饋控制直流伺服電機，已集成用於協調多軸運動控制。
「在 IC 設計師、設計驗證專家和晶圓廠嚴重短缺的時代，我們必須抓住機會在這一重要的工程技術領域培養畢業生並重新培訓畢業的工程師」——UET 副校長 Syed Mansoor 博士薩爾瓦。
★ 點擊文末【閱讀原文】，可查看本文原文鏈接！
*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。
今天是《半導體行業觀察》為您分享的第3063內容，歡迎關注。
★FPGA的未來發展猜想
★代工廠布陣第三代半導體
★群雄激戰數據中心
晶圓｜集成電路｜設備｜汽車晶元｜存儲｜台積電｜AI｜封裝
原文鏈接！
