英特爾首度披露Intel 4技術細節：堪比台積電3nm
來源：內容由半導體行業觀察（ID：icbank）編譯自semiwiki，謝謝。
正如大家所知道，英特爾將在VLSI技術會議上展示他們的Intel 4 工藝。上周三，來自英特爾的Bernhard Sell (Ben) 向媒體提前簡要介紹了這一工藝，並為我們提供了早期訪問該文件的機會。
「Intel 4 CMOS 技術採用先進的 FinFET 晶體管，針對高密度和高性能計算進行了優化，」
我首先要討論的是英特爾再大會上發表的那篇論文的質量。該論文是寫得很好的一篇描述工藝技術的論文範例。在文中包括判斷工藝密度所需的關鍵間距，性能數據顯示在具有實際單位的圖上，並且討論提供了有關工藝的有用信息。
我之所以這樣說，是因為在 2019 年的 IEDM 上，台積電發表了一篇沒有間距的 5nm 技術論文，並且所有性能圖都在沒有實際單位的情況下進行了歸一化。在我看來，那是一份營銷文件而不是技術文件。在會議新聞午宴上，我問組委會是否考慮因缺乏內容而拒絕該論文，他們說有，但最終認為 5nm 太重要了。
英特爾已經公布了未來四個節點（Intel 4、3、20A 和 18A）的路線圖，其中包含日期、設備類型和性能改進目標。他們現在正在填寫有關Intel 4 的更多詳細信息。
相比之下，三星面臨著從 3nm 開始的風險，並且已經披露了 PPA（功率、性能和面積）目標，但沒有其他細節，對於 2nm，他們已經披露這將是他們的第三個新一代 Gate All Around (GAA) 技術，這將於 2025 年到期，但沒有性能目標。
台積電也已經披露了目前處於風險啟動中的 3nm 的 PPA，對於 2nm，風險啟動日期已經披露，但沒有關於性能或設備類型的信息。
Intel 4 使用目標
在深入了解 Intel 4 的細節之前，我想評論一下這個製程的目標。當我們仔細研究細節時，很明顯這個過程是針對英特爾內部用於製造計算塊（compute tiles）的，它不是一個通用的代工工藝。
Intel 4 將於今年晚些時候發布，Intel 3 將於明年發布；Intel 3 是英特爾代工服務的重點。具體來說，Intel 4 沒有 I/O Fin，因為在僅與基板上的其他晶元通信的計算塊上，這毫無用處。並且Intel 4 僅提供高性能單元並且沒有高密度單元。Intel 3 將提供 I/O Fin和高密度單元，以及更多的 EUV 使用和更好的晶體管和互連。Intel 3 旨在成為Intel 4 的簡單埠。
密度
任何讀過我以前的文章和比較的人都知道我非常強調密度。在 Intel 4 文章的圖 1 中，他們披露了 Intel 4 的關鍵間距並將其與 Intel 7 進行比較，見圖 1。
圖 1. Intel 4 與 7 間距。
Intel 7 的高性能單元高度 (cell height ：CH) 為 408 納米，而Intel 4 的CH為 240 納米。Intel 7 的 Contacted Poly Pitch (CPP) 為 60，Intel 4 為 50，Intel 7 的 CH 和 CPP 的乘積為24,480nm2，Intel 4 為 12,000nm2，為高性能cell提供了約 2 倍的密度提升。與 Intel 7 相比，Intel 4 的每wall性能提高了 20%，高密度 SRAM 擴展了 0.77 倍。
為了將這種密度改進放在上下文中，更好地了解英特爾最近的工藝進展是有用的。圖 2 總結了四代英特爾 10nm 工藝。
圖 2. Intel 10nm 代。
IC Knowledge 與 TechInsights 建立了戰略合作夥伴關係，我們相信他們在尖端半導體的結構分析方面是世界上最好的。TechInsights 於 2018 年 7 月首次分析英特爾 10nm，並將其稱為第 1 代，TechInsights 於 2019 年 12 月完成了另一次 10nm 分析，發現相同的密度但不同的鰭片結構導致他們將其稱為第 2 代。
2021 年 1 月，TechInsights 分析了 10nm Super Fin 部件提供 60nm CPP 選項以提高性能以及原始 54nm CPP（第 3 代）。最終在 2022 年 1 月，TechInsights 分析了 10nm 增強型 Super Fin 部件，這就是英特爾現在稱之為Intel 7（10nm 第 4 代）的工藝。關於Itel 7 分析結果的一件有趣的事情是，TechInsights 僅在邏輯區域發現 60nm CPP，沒有 54nm CPP 和更高的單元。
我表徵製程（characterizing process ）密度的策略是基於製程中可用的最密集單元。
對於 Intel 7，272nm 高的 54nm CPP 單元「可用」但未使用，具有 60nm CPP 的 408nm 高單元產生的晶體管密度約為每平方毫米 6500 萬個晶體管 (Mtx/mm2 )，而前幾代約為 100 MTx/mm2。那麼我們如何將Intel 4 與上一代工藝和即將推出的Intel 3 工藝進行對比，見圖 3。
圖 3. 英特爾密度比較。
在圖 3 中，我分別展示了高密度和高性能單元密度。正如英特爾所披露的，Intel 4 的高性能單元密度約為Intel 7 的 2 倍。與Intel 4 相比，Intel 3 應該具有「更密集」的庫。如果我假設Intel 3 的間距相同但軌道高度更小，那麼與Intel 10/7相比，我得到的高性能單元密度約為 1.07 倍，高密度單元的密度約為 1.4 倍。
另一個有趣的比較是Intel 4 高性能單元尺寸與 TSMC 5nm 和 3nm 的高性能單元尺寸，見圖 4。
圖 4. Intel 4 與 TSMC N3 和 N5 高性能單元。
TSMC N5 具有 51nm CPP 和 34nm M2P 以及 9.00 軌（track）高性能單元，可產生 306nm CH 和 15,606nm2 CPP x CH。我們相信台積電 N3 具有 45nm CPP 和 28nm M2P，以及 9.00 軌道的高性能單元，可產生 252nm 的 CH 和 11,340nm 2的 CPP x CH 。
對於 Intel 4，CPP 為 50nm，M2P 為 45nm（在簡報中披露，但未在論文中），對於引用的 240nm CH 和 CPP x CH 為 12,000nm2，這產生的軌道高度僅為 5.33. 這些值與 4 名稱一致，因為它位於領先的代工公司台積電的 N5 和 N3 之間，想比台積電 N5 ，Intel 4更接近台積電 N3。我們也相信 Intel 4 的性能會略好於台積電 N3。
我沒有在圖 4 中包括三星，但根據我目前的估計，Intel 4 比三星 GAE3 更密集。三星可能比Intel 4 和台積電 N3 有一點性能優勢，但Intel 3 明年的性能應該會超過三星 GAE3 和台積電 N3。
令我驚訝的是，英特爾的高性能單元的高度剛好超過 5 條軌道，但這是公開的單元高度和 M2P 的數學計算。
DTCO
從設計-技術-協同優化 (DTCO) 的角度來看，Intel 4 比Intel 7 有 3 項改進：
1.Contact Over Active Gate 針對 Intel 4 進行了優化。
2.去除偽柵極的擴散中斷過去需要兩個偽柵極（雙擴散中斷），Intel 7 變為 1（單擴散中斷）。
3.n 到 p 間距曾經是兩個鰭片間距，現在是 1 個鰭片間距。當我們在 M2P 和軌道方面談論 CH 時，很容易忘記設備必須適應相同的高度，圖 5 說明了 n 到 p 間距如何影響單元高度。
圖 5. 像元高度 (CH) 縮放。
在簡報問答中，有一個關於每個晶體管成本的問題，Ben 說Intel 4 與Intel 7 相比，每個晶體管的成本下降了。
性能
Intel 10/7 提供 2 個閾值電壓（2 個 PMOS 和 2 個 NMOS = 總共 4 個）和 3 個閾值電壓（3 個 PMOS 和 3 個 NMOS = 總共 6 個）版本。Intel 4 提供 4 個閾值電壓（4 個 PMOS 和 3 個 NMOS = 8 個）。這使得功耗降低約 40%，性能提高約 20%。
我相信簡報中提到的驅動電流值對於 PMOS 是 2mA/μm，對於 NMOS 是 2.5mA/μm。
EUV 使用
EUV 用於工藝的後端和前端。英特爾將 EUV 的使用重點放在了單次 EUV 曝光可以取代多次浸沒式曝光的地方。儘管 EUV 曝光比浸入式曝光更昂貴，但用相關的沉積和蝕刻步驟代替多次浸入式曝光可以節省成本，提高周期時間和產量。
事實上，Ben 提到單次 EUV 曝光使得英特爾在 EUV 取代的部分中的步驟減少了 3-5 倍。從Intel 7 到Intel 4 升級， 我們看到光罩和步驟的減少。在生產線的前端，EUV 專註於替換複雜的切割、柵極或接觸。英特爾沒有明確披露 EUV 用於鰭片圖案化，但我們認為Intel 7 鰭片圖案化涉及一個mandrel mask （英特爾稱其為grating mask）和 3 個cut mask （英特爾稱這些collection masks）。對於 Intel 4，這可以很容易地轉換為 4 cut mask。沒有提到用單個 EUV 掩模替換 4 個cut masks 的層，我們相信這可能就是發生這種情況的地方。
在論文中，英特爾提到 M0 是四重圖案。對於Intel 10/7，英特爾還披露了四重圖案化，TechInsights 分析表明需要 3 個塊（block）掩模。英特爾 4 可能需要 4 個用於 M0 的塊掩模，這可能是 EUV 消除 4 個切割/塊（cut/block ）掩模的另一個地方。
網格布局用於互連以提高良率和性能。
我們相信在這個製程中使用了大約 12 次 EUV 曝光，但英特爾沒有透露這一點。
互連
眾所周知，英特爾在 10nm 時為 M0 和 M1 選擇了鈷 (Co)。Co 提供比銅 (Cu) 更好的電遷移電阻，但電阻更高（作者指出，金屬的電遷移電阻與熔點成正比）。
對於Intel 4，英特爾採用了「增強型」銅方案，其中純銅被包裹在鈷中（過去英特爾摻雜銅）。將 Cu 封裝在 Co 中的典型流程是用 Co 層放置阻擋層，作為電鍍的種子。一旦電鍍完成並平面化以形成互連，Cu 就會被 Co 覆蓋。該過程導致電遷移電阻與 Co 相比略有下降，但仍高於 10 年壽命目標，並且線路的電阻降低。事實上，即使 Intel 4 的互連線比 Intel 7 的互連線更窄，RC 值仍然保持不變。
該工藝有 5 個增強銅層、2 個巨型金屬層和 11 個「標準」金屬層，共 18 層。
MIM caps
隨著電力傳輸的重要性日益增加，金屬-絕緣體-金屬 (MIM：Metal-Insulator-Metal ) 電容器被用於減少功率波動，並不斷得到改進。對於英特爾的 14nm 工藝，實現了 37 fF/μm2，10nm 提高到 141 fF/μm2 ，Intel 7 提高到193 fF/μm2，現在Intel 4提高了約 2 倍，達到 376 fF/μm2。更高的值使 MIM 電容器具有更大的電容，從而提高功率穩定性，而不會佔用過多的空間。
他們哪裡出錯了
在問答環節中，Ben 被問及英特爾過去哪裡出了問題，他說過去英特爾試圖一次做太多事情（作者指出，例如英特爾 22nm 到 14nm 是 2.4 倍的密度增加，然後 14nm 到 10nm 是密度增加了 2.7 倍，見圖 3。英特爾現在採用了模塊化方法，您可以單獨開發模塊並更快地提供更高的性能。
當被問及他最自豪的是什麼時，他說通過庫擴展實現了良率和性能，並且該工藝在工廠中看起來不錯。由於 EUV 提高了產量並減少了配准問題，該過程更加簡單。
生產基地
在問答環節中，Ben 還被問及生產地點。他說，最初的生產將在Hillsboro，然後是愛爾蘭。他說他們沒有透露除此之外的其他生產計劃。
在我們自己對 EUV 可用性的分析中，我們已在此處發布未來幾年 EUV 曝光工具將供不應求。這也與 Pat Gelsinger 討論英特爾新晶圓廠的工具短缺問題一致。我們相信 EUV 工具的可用性將縮短英特爾的晶圓廠斜坡。
此外，我們相信英特爾目前擁有約 10 到 12 個 EUV 工具，直到最近它們都在 Hillsboro。其中一個工具現已移至愛爾蘭的 Fab 34，我們相信，隨著英特爾今年收到更多 EUV 工具，他們將能夠擴大 Fab 34。今年晚些時候，我們預計以色列的 Fab 38 將開始加速生產，我們相信這將成為下一個英特爾 4/3 生產基地。隨後在 2023 年下半年，亞利桑那州的 Fab 52 和 62 應該開始接收 EUV 工具。
良率和準備情況
在整個簡報中，我們聽到的關於良率的一切都是「健康的」和「按計划進行的」。Meteor Lake 計算塊已啟動並在進程中運行。該工藝已準備好在明年下半年生產。
結論
我對這個製程印象深刻。我越是將它與台積電和三星的產品進行比較，我的印象就越深刻。在 2000 年代和 2010 年代初，英特爾是邏輯處理技術的領導者，之後三星和台積電以卓越的執行力領先。如果英特爾繼續走上正軌並在明年發布Intel 3，他們將擁有一個在密度上具有競爭力並且可能在性能上處於領先地位的代工工藝。英特爾還制定了 2024 年英特爾 20A 和 18A 的路線圖。三星和台積電都將在 2024/2025 年推出 2nm 工藝，它們需要在 3nm 工藝上進行重大改進，以跟上英特爾的步伐。
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