四道IC設計經典面試大題匯總

問題1：請描述一下你對晶元設計流程的理解？

答：關於這道題可以從3方面對這個問題做解答。從晶元設計的幾個階段，階段的工作內容是什麼，以及對應階段所涉及到的工具有哪些，可以從這3方面闡述晶元的設計流程。

系統級設計

晶元設計第一個階段：系統級設計，主要以文檔的形式呈現，根據需求做一個詳細定義，IP選擇，工藝的選擇，甚至選擇封裝的形式。

前端設計

晶元設計第二個階段是前端設計。前端設計包括代碼設計、驗證、前端實現三部分。

首先介紹第一部分代碼設計，主要包括模塊級設計和晶元集成設計；用到的工具包括代碼編輯工具Vim，還有對代碼做一些規則的check，check工具有Spyglass。

第二部分驗證：包括模塊級驗證、系統級驗證以及FPGA驗證。模塊級驗證關注coverage，會用到UVM的方法級，用到的工具有VCS。系統級驗證：關注系統集成的正確性，做一些C level級的驗證，寫C code 通過編譯器編譯成二進位代碼載入到系統中。FPGA驗證：主要涉及介面的兼容性驗證，還有希望軟體提前介入，做一些快速化的系統級驗證，涉及到的工具有ISE，如果是MCU用到的工具有IDE。

第三部分前端實現包括R2N（RTL代碼 to netlist）,將用到的工具是DC/RC；還會做DFT，DFT的工作包括插入scan chain，以及產生一些測試用的pattern，用到的工具有Tmax。

後端設計

第三個階段後端設計,主要包括：N2G（netlist to GDS）：包括floorplan、APR、CTS 等用到的工具有ICG、Encounter。

PV（physical verification）: 做DRC、LVS、ATA（antenan）、dummy check。用到的工具主要是calibre。

RC提取：RC參數提取，主要目的是為了做Timing Signoff，用到的工具有StarRC。

Timing Signoff用到的工具主要是PT。

甚至是Power Signoff，用到的工具主要是Redhawk。

然後把最後生成的GDS文件送至Foundry。由代工廠生成相應的Mask版進行生產製造。這就是基本的設計流程。

問題2：談談低功耗設計的方法和思路？

答：首先CMOS電路的功耗包括動態功耗和靜態功耗。動態功耗是指電路工作過程中，開關打開關掉或是切換過程中所產生的功耗，主要與工作電壓、負載電容、信號翻轉頻率有關。而靜態功耗主要是與漏電有關。

因此降低晶元功耗的方法有：

1、系統設計層面：在系統設計中設置工作模式sleep Mode，Stop Mode，Deep sleep Mode，通過不同的Mode，控制晶元關掉一些不必要的模塊，從而達到降低功耗的目的。

2、clock gate也可以有效降低動態功耗。這種方法是在flip-flop的CLK 端加上enable的控制信號，當enable信號無效時，flip-flop沒有時鐘信號，因此flip-flop就不會工作，從而也就不會產生功耗。

3、Multi VDD，通過控制各個模塊的工作電壓來降低功耗。給不同模塊提供不同的電源電壓，更低的電源電壓意味著更低的功耗。

4、Multi Vt，通過多閾值提供不同漏電電流的器件，Foundry會提供給設計公司不同閾值電壓的器件供設計人員選擇。有LVT，HVT，ULVT等閾值選擇。

問題3：請從多個角度介紹一下FPGA和ASIC的特點和各自的異同點？

答：下面從定義、開發流程、特點三方面進行闡述。

FPGA叫現場可編程門陣列，是一種基於查找表（look up table）的結構使得其具有可編程的特性。通常一塊好一些的FPGA板上會集成很多的IP，如ARM core 、高速serdes介面等。

設計流程：從RTL+IP 經過綜合，布局布線，生成位流文件，然後就可以download到板子上看下功能對不對。

可以看出FPGA的特點就是設計周期短，對於小批量的生產是具有成本優勢的。

ASIC叫專用集成電路設計，針對的是特定的應用需求或者特定的電子系統。

設計流程：對於像手機晶元這種數字電路晶元來說其設計流程包括設計到綜合再到版圖到流片再到wafer test 再到封裝再到成品測試最後才能看到功能是否正確。而如果是模擬晶元的設計則不需要綜合這個過程。

ASIC特點就是開發周期長，以現在14nm手機SOC系統的開發周期需要一年時間之久，但是ASIC面積小，因為ASIC的流片成本較高，因此雖然面積小，但是對於小批量的生產並不具有成本優勢，但是對於大批量的生產具有成本優勢。

問題4:談談對靜態時序分析和動態時序模擬以及LEC的理解，及其各自的特點，最後闡述在其flow中所處的位置？

答：靜態時序分析也就是我們常說的STA，是根據電路的拓撲結構對所有的path進行setup 和hold 是否有violation進行分析。覆蓋範圍廣，但是不對功能進行模擬。STA特點：快，能夠對全path進行分析。

動態時序模擬就是我們常說的postsim，它是通過pr拿到netlist和提取RC參數反標文件以及特定的激勵對電路的時序和功能進行模擬。它的特點就是慢，而且還不一定能保證覆蓋到critical path。

LEC（logic equipment check）是指邏輯等效檢查，查看網表修改前後邏輯功能是否等價，別插入個scan chain 功能都變掉了還不知道。這個就是LEC的作用。

STA最關注的Timing signoff，查看是否有setup或hold的Violation問題。

postsim因為時間比較久，通常會優先對非同步的設計或是對晶元初始化進行動態時序模擬確保無誤，時間允許的話還會做大量case的後模擬。

LEC在很多地方都有應用，比如在RTL代碼和綜合的網表要做LEC，PR之後的網表和綜合的網表也要做LEC。

來源：麵包板博客——少有人走的路博主

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